摘要
为了分析带隙基准（bandgap reference, BGR）在太空环境等极端条件下的单粒子辐射特性，分别在65 nm和28 nm体硅CMOS工艺下设计实现了一款BGR试验芯片，并采用脉冲激光单粒子模拟试验研究了其单粒子辐射特性。试验结果发现，当脉冲激光能量足够高时，BGR的输出电压显著增加，且退火后电压不能恢复，表明BGR发生了单粒子硬损伤（single-event hard damage, SHD），进一步的试验研究证明BGR中的三极管是诱发SHD的敏感器件。该研究为在体硅CMOS工艺下对BGR进行抗SHD加固设计提供了重要理论文拓展论参考。
Abstract
In order to analyze the single-event radiation characteristics of BGR(bandgap reference) under extreme conditions such as space environments, a BGR test chip was designed and implemented in both 65 nm and 28 nm bulk CMOS technologies. Pulse laser single-event simulation experiments were conducted to study its single-event radiation characteristics. The experimental results show that when the pulsed laser energy is sufficiently high, the output voltage of BGR significantly increases after irradiation and the voltage cannot recover after annealing, this indicates that SHD(single-event hard damage) presents in the BGR. Further studies indicate that the bipolar junction transistor in BGR is the sensitive device to induce hard damage. The investigation provides important theoretical references for SHD hardening design of BGR in bulk CMOS technologies.
带隙基准（bandgap reference，BGR）是复杂模拟/数模混合集成电路（如低压差线性稳压器和模数转换器等）的关键模块，BGR必须产生一个稳定的基准电压，且不受工艺、电源电压和温度的干扰。如果BGR因单粒子入射而崩溃，可能引起电路系统损坏进而导致空间任务失败。因此，在富含辐射的太空环境中应用时，BGR必须对单粒子效应（single-event effect，SEE）进行加固设计，尤其是单粒子瞬态（single-event transient，SET）和单粒子硬损伤（single-event hard damage，SHD）。
SET是导致模拟电路失效的重要单粒子效应，学者们已经在锁相环[1-4]、有线和无线收发器[5-7]等领域，尤其是针对BGR中的SET展开了大量的研究。学者们对不同BGR中的SET特性进行了深入的研究与分析，比如低功耗BGR[8]、商业BGR（LM236）[9]、SiGe BiCMOS BGR和三阱CMOS工艺BGR[10-13]等；BGR作为模拟/数模混合集成电路中的一个子模块，学者们在研究模拟电路整体的SET时也针对BGR子模块进行了深入的讨论和分析[14-15]；BGR的抗SET加固设计技术也被学者们进行了广泛的研究，比如利用SET隔离技术[16]和利用脉冲截断效应[17]来对BGR中的SET进行加固。
然而，关于SHD的研究报告却很少，这与BGR在集成电路中的重要性极不相符。本文采用脉冲激光试验对65 nm和28 nm体硅CMOS工艺下的BGR单粒子特性进行了研究，重点研究了其SHD特性，该研究为体硅CMOS工艺下对BGR进行抗SHD加固设计提供了重要的理论参考。
1 BGR电路设计
全定制BGR的电路和版图如图1~2所示，它由四个独立的部分组成。第一部分是启动模块，用于启动BGR；第二部分是运算放大器（operational amplifier，AMP）模块，用于钳制两个输入电压（Vfb1和Vfb2）相等；第三部分是偏置模块，为AMP提供偏置电压；第四部分是核心模块，利用三极管（bipolar junction transistor，BJT）提供正温度相关电路、负温度相关电路和近似零温度相关电路。
如图1所示，当断电时，p型MOSFET（PMOS）p1、p2、p3和n型MOSFET（NMOS）n3、n4、n5、n6都是关闭的，但p4、n1和n2都是打开的。此时，Vb1为电源电压，Vb2连接到地，p5、p6、p7、p8、p9、p10、p11、p12和n7全部关闭，BGR处于下电模式。当上电时，p1、p2、p3、n3、n4、n5和n6打开，p4、n1和n2关闭，偏置电路启动，向AMP提供偏置电压Vb1，并为BGR核心电路提供电流。接着，AMP电路开始工作，在两级AMP结构中，采用了密勒补偿技术，补偿电容的两端连接n8的源极和n10的漏级，以此来消除电容引起的第二条正向路径，从而消除正零点，使反馈系统更加稳定。电路启动后，在电源和地之间存在两条由启动电路生成的高阻路径（一条由n3、n4、n5和n6组成，另一条由p1、p2和n9组成），但漏电流非常小。此外，在输出端连接RC低通滤波器来对高频噪声进行滤波。同时，将两个PMOS或NMOS串联堆叠，不仅提高了BGR的电源抑制比，而且在版图上利用源隔离技术也可以起到抑制SET的作用[18-20]。
图1BGR电路原理图
Fig.1Schematic diagram of BGR
图2BGR版图
Fig.2Layout of BGR
2 测试芯片和试验细节
测试芯片在28 nm和65 nm体硅CMOS工艺下流片，为加强对比，两个工艺下版图布局一致。芯片通过倒装技术进行封装，电源电压分别为1.8 V（28 nm）和2.5 V（65 nm），输出电压约为640 mV（28 nm）和630 mV（65 nm），试验前把基片磨到大约50 μm，以便于激光射入。进行激光试验时，将芯片固定在一个步长为1.0 μm的三维电动平台上，按蛇形路径扫描，使整个BGR测试芯片都被激光照射[21]。对于28 nm的BGR，激光器采用50倍聚焦，激光点的直径为1.3~2.0 μm，初始激光能量为100 pJ，然后以100 pJ为单位递增，直到达到1 nJ。由于65 nm 的BGR，芯片衬底和电路板太厚，激光器只能使用10倍聚焦，所以激光能量不能完全注入芯片。在试验中，初始激光能量为1 nJ，然后以500 pJ的步进值增加，直到达到8 nJ。
3 试验结果
图3显示了65 nm BGR在脉冲激光照射后输出参考电压Vref的变化。随着激光能量从1 nJ增加到6 nJ，Vref没有明显变化。然而，当激光能量从6 nJ增加到8 nJ后，Vref从631 mV突变到646 mV，退火后损伤不能恢复，此时BGR已经烧毁。这表明65 nm BGR在辐照过程中发生了SHD。
由于无法准确计算出辐射到65 nm测试芯片中的能量，所以对28 nm BGR测试芯片（#1）进行了进一步更全面的试验。图4显示了28 nm BGR中Vref的变化。激光能量从100 pJ增加到400 pJ，Vref没有明显的变化。然而，当脉冲激光的能量增加到1 000 pJ时，Vref从641 mV增加到660 mV。进一步对这个芯片进行了第二次扫描试验。在这次试验中，随着激光能量从100 pJ增加到700 pJ，Vref几乎没有变化，但是当脉冲激光的能量增加到800 pJ时，Vref从663 mV增加到670 mV，然后BGR也被烧毁了，这表明28 nm BGR在辐照过程中也发生了SHD。
图365 nm BGR脉冲激光试验中Vref的变化
Fig.3Evolution of Vref after pulsed-laser radiation in 65 nm BGR
图428 nm BGR #1脉冲激光试验中Vref的变化
Fig.4Evolution of Vref after pulsed-laser radiation in 28 nm BGR #1
4 讨论
为了找出哪里是诱发单粒子硬错误（single-event hard error，SHE）的敏感区域，进一步对另外一颗28 nm BGR测试芯片（#2）进行了四次试验研究。试验结果如图5所示。第一次试验对整个BGR进行照射，随着激光能量从100 pJ增加到700 pJ，Vref几乎没有变化，而从700 pJ到1 000 pJ，Vref从642 mV增加到646 mV，这个变化趋势和前面试验结果类似。第二次和第三次试验分别对AMP区域和偏置区域进行激光扫描，Vref几乎没有发生变化，这表明PMOS或NMOS区域不是诱发SHD的敏感区域。
第四次试验对BJT区域进行激光照射，试验中又出现了类似的Vref的演变。随着激光能量从100 pJ增加到500 pJ，Vref几乎没有变化，而从500 pJ增加到1 000 pJ，Vref从646 mV增加到649 mV。这表明PNP型BJT区域是诱发SHD的敏感区域。值得注意的是，退火后Vref没有恢复，这进一步表明Vref的变化是由硬损伤引起的。尽管#1和#2芯片输出电压Vref的增加值之间有差异（这可能取决于硬损伤的强度），但试验现象基本一致。
图528 nm BGR #2芯片激光照射后Vref变化
Fig.5Evolution of Vref after pulsed-laser radiation in 28 nm BGR #2
在试验中，发现BJT是BGR中SEE最敏感的器件，甚至可以诱发硬错误。如图6所示，在体硅CMOS工艺中，BJT由P型衬底（集电极）、N阱（基极）和P型掺杂漏级（发射极）构成。在脉冲激光照射后，分别在发射极-基极、发射极-集电极之间形成两条额外的电流通路，导致BJT等效阻抗降低，原理如图7所示。当带电粒子撞击BJT时，粒子穿过N阱直到P衬底，由于其轨迹上有高浓度的电子空穴对，近似于导体，因而形成电流通路；当电流过大时，使集电极和基极形成的PN结击穿，造成发射极-集电极局部存在永久性的电流通路，从而使集电极电流IC增大，基极电流IB不变，导致β（β=IC/IB）也相应增大。在试验中，激光每次垂直入射，都有可能使射入路径上形成漏电流通路，造成不可逆的损伤，退火后不能恢复。
图6PNP型BJT版图
Fig.6Layout of PNP BJT
利用双指数电流源模拟辐射效应产生的电流，带入电路中进行SPICE仿真。首先根据三维建模软件TCAD对BJT进行建模和仿真，得出在BJT发生单粒子效应时，等效阻抗降低的同时，β由1.124增大到1.302。双指数电流源放置位置见图1，因为Vfb2路径与Vfb1路径中BJT个数比为8 ∶1，所以按此比例来设置两路电流的大小。仿真结果如图8所示，可以看到在辐射时间内Vfb2由于降低的幅度大，电压值始终小于Vfb1。由于AMP两端输入电压的变化使负反馈电路开始调节，电压差Vfb2-Vfb1经过AMP、n10和n7放大之后，直接叠加到Vcm，同时输出参考电压Vref是Vcm的分压，导致Vref也会随之变大。最终结果显示Vref增大了9 mV，这与试验现象一致。每次辐照试验后，BJT都会受到一定程度且不可逆的损伤，使β值增大，伴随着参考电压Vref也会累积增大。
图7BJT受辐射产生电流
Fig.7The BJT generate current in radiating
图8模拟辐射效应的SPICE仿真结果
Fig.8The SPICE simulation result of radiation effects
相比于65 nm BGR，28 nm BGR发生SHD需要的激光能量更低，更容易损坏，是因为工艺技术的不同，65 nm和28 nm BJT的发射极面积和基极面积都不同，如表1所示。由于28 nm BJT的发射极面积比65 nm的小，更多的能量沉积在一个狭窄的空间，这加剧了SHD的发生。此外，通过SPICE仿真进一步提取两种不同工艺的BJT在不同Vbe（基极与发射极电压差）下的β值，如图9所示，28 nm BJT的β值总体上大于65 nm，在典型情况下（Vbe=0.7 V）高出19.8%。这进一步说明了28 nm工艺中BJT的β值变化对其性能影响更大，对单粒子烧毁效应（single-event burnout，SEB）比65 nm的更敏感，而且随着工艺技术越来越先进，BJT的β值逐渐增大，所以，在设计抗辐射加固的BGR时，应更加注意BJT的设计。
表165 nm和28 nm工艺的技术参数
Tab.1 Technology parameters in 65 nm and 28 nm technologies
图9不同工艺下PNP型BJT的β值
Fig.9β for PNP BJT in different technologies
5 结论
本文使用PNP型BJT设计了一款带隙基准电路，输出参考电压不受工艺、电压和温度的影响，在版图上利用源隔离技术对CMOS晶体管做了抗辐射加固。在65 nm和28 nm体硅CMOS工艺下分别流片两款测试芯片，采用脉冲激光单粒子模拟试验研究了其单粒子辐射特性。试验结果发现，当脉冲激光能量足够高时，BGR的输出电压显著增加，且退火后电压不能恢复，进一步试验结果表明BJT是诱发SHD的敏感器件。通过对BJT结构进行深入分析及SPICE仿真，得出辐射效应影响了BJT的β值和等效阻抗，使BGR参考电压发生漂移。该研究为在体硅CMOS工艺下对BGR进行抗SHD加固设计提供了重要理论参考。
