摘要
二维半导体以其原子级厚度、表面光滑无悬挂键以及对短沟道效应的抑制能力，被国际器件与系统路线图确立为未来亚纳米节点的关键候选材料。围绕二维半导体从基础材料科学到系统级集成的全链条发展现状，分析了二维半导体相较于传统硅基材料的本征物理优势与制备工艺进展，重点评述了二维半导体晶体管接触电阻工程、栅介质集成、器件架构演进等核心工艺模块的最新进展与技术瓶颈。详细追溯了从早期单晶体管验证到较大规模集成电路的发展脉络，分析了集成过程中的材料-工艺-设计协同挑战，并进一步探讨了未来二维半导体在感存算一体、神经形态计算及异质集成等新兴范式中的独特潜力。
Abstract
Two-dimensional semiconductors are identified by the international roadmap for devices and systems as key candidate materials for future sub-nm nodes, owing to their atomic-scale thickness, smooth surface without dangling bonds and capability to suppress short-channel effects. Focusing on the current status of the full-chain development of two-dimensional semiconductors from basic materials science to system-level integration, the intrinsic physical advantages over traditional silicon-based materials and the progress in preparation processes were systematically analyzed. The latest progress and technical bottlenecks of core process modules including contact resistance engineering, gate dielectric integration and device architecture evolution of two-dimensional semiconductor transistors were reviewed in detail. Meanwhile, the development trajectory from early single-transistor verification to large-scale integrated circuits was traced comprehensively, and the collaborative challenges among materials, processes and design during the integration process were analyzed. The unique potential of two-dimensional semiconductors in emerging paradigms such as in-memory sensing and computing, neuromorphic computing and van der Waals heterogeneous integration is further discussed.
晶体管特征尺寸的持续微缩是过去半个多世纪集成电路发展的核心驱动力。然而，当制程节点进入1 nm以下时，硅基技术发展将遭遇物理层面的瓶颈[1]，限制主要源于三个方面：首先是短沟道效应，其本质是栅极对沟道电势控制能力的衰减。当沟道长度Lch与耗尽层宽度可比拟时，源漏电场将深度侵入沟道，导致阈值电压Vth随Lch减小而降低，亚阈值摆幅（subthreshold swing，SS）升高，关态漏电流Ioff指数上升[2]。其次，迁移率退化问题在超薄体硅中尤为突出。当硅的厚度缩减至1 nm以下时，载流子输运受限于强烈的表面粗糙度散射、声子散射以及由高掺杂引起的库仑散射。理论计算与实验均表明，超薄体硅中载流子的有效迁移率可能比体硅至少低一个数量级，严重制约了开态电流Ion与电路的运行速度。最后，随着晶体管密度提升，互连瓶颈日益凸显，全局互连的电阻电容延迟已超过器件本征延迟，成为限制系统性能的主要因素[3]。其中，铜互连在纳米尺度下面临电子散射增强、电迁移可靠性下降等挑战。因此，产业界与学术界共同认识到，单纯依赖硅基材料的“精雕细琢”已难以为继，必须在材料基础与器件原理层面寻求变革。
二维材料的出现，特别是具有合适带隙的二维半导体，为突破上述瓶颈提供了全新的物理载体。首先，单层二维半导体（如MoS2）厚度仅约0.65 nm，为栅极静电控制提供了理想沟道。由于厚度已无可缩减，短沟道效应中的关键参数——自然长度λ被极大压缩，使得器件在极短栅长Lg下仍能保持近理想的亚阈值特性[4]。理论模拟预测，基于单层MoS2的晶体管可在Lch ＜5 nm时仍有效抑制漏致势垒降低效应[5]。同时，二维材料中载流子被限制在原子级平面内，界面散射中心大幅减少。在超短沟道中，载流子平均自由程可能超过沟道长度，使得弹道输运成为可能，从而突破传统漂移扩散模型的性能上限，实现极高的驱动电流[6]。此外，二维半导体家族涵盖了从宽带隙（如HfS2、ZrS2等[7]，带隙为2~3 eV）到窄带隙（如黑磷BP[8]，带隙0.3~2.0 eV）的完整范围，同时包括直接和间接带隙类型，为能带工程和多功能器件设计提供了丰富的材料基础。例如，通过组合不同二维材料构建范德华异质结，可人工合成具有type-Ⅰ、type-Ⅱ或type-Ⅲ能带对齐的新型“超晶格”[9]，为设计新型光电器件、隧道场效应晶体管或自旋器件提供了广阔空间[10]。值得一提的是，范德华力主导的层间相互作用使得不同二维材料可以在无须考虑晶格匹配度的情况下进行垂直集成。这为实现真正的“摩尔定律2.0”，即功能密度而非仅晶体管密度的指数增长铺平了道路，使得逻辑、存储、传感、光互联等功能层有望被单片式三维堆叠，彻底革新现有芯片架构[11]。
基于这些优势，国际器件与系统路线图（international roadmap for devices and systems，IRDS）自2018年起便将二维半导体材料列为“未来替代沟道材料”的首选[12]。产业界领导者如欧洲微电子中心、台积电、英特尔均已公布二维半导体研发路线图[13]，预计在2030年后的A7（0.7 nm等效）技术节点开始将二维沟道材料集成于互补式场效应晶体管架构中[14]。这意味着二维半导体已经走出了纯粹的基础研究范畴，正式步入产业视野，成为塑造未来技术格局的关键战略方向之一。
1 二维半导体基础物性与制备方法
1.1 二维半导体材料的分类与特性
二维半导体材料的选择决定了器件性能的上限和应用场景的边界，因此其特性的深入理解是进行器件设计与优化的前提。当前，二维半导体研究已形成多个重点材料体系，过渡金属硫族化合物（transition-metal dichalcogenide，TMD）是当前研究最深入的体系。其中： MoS2是典型的N型半导体。WSe2则表现出双极性或P型特性[15]，其能带结构随层数减少而从间接带隙转变为直接带隙的特性，在光电子领域具有重要价值；同时，该类材料中显著的自旋-轨道耦合效应，也为自旋电子学和谷电子学研究提供了平台[16]。Ⅲ~Ⅵ族与Ⅳ~Ⅵ族化合物（如InSe、GaSe）则因其极高的理论载流子迁移率受到关注[17]，实验上已能制备出迁移率显著的薄膜，但该类材料的长期环境稳定性和可控合成技术仍是实际应用面临的主要挑战[18]。新兴的Bi2O2Se[19-20]展现了独特的综合优势：它在空气中稳定，兼具高迁移率和适中带隙，且其表面可自然形成高质量的介电层，这为解决二维器件中栅介质集成的关键难题提供了潜在方案。此外，黑磷拥有可大范围调节的直接带隙和高迁移率[21]，但其对水氧的极端敏感性导致器件需要严格的封装保护，这一特性目前限制了它的实际应用拓展[22]。综上所述，二维半导体代表性材料的综合物理特性与应用评估如表1[23-28]所示。
1.2 晶圆级材料合成技术进展
MoS2因其单层厚度仅0.65 nm、带隙约1.8 eV且可通过层数调控带隙宽度[29]、在空气中稳定和耐酸碱、理论迁移率高于亚纳米级别的硅材料[30-31]以及能实现近产业级面积的制备，使其产业化潜力在目前领跑于其他二维半导体材料，成为学术界与产业界的研究热点。然而，MoS2等二维半导体还没有实现大规模产业化，主要受限于高质量和低成本的产业级制备技术。这里主要以MoS2为代表总结二维半导体的制备方法。
Tab.1Comprehensive physical properties and application evaluation of representative two-dimensional semiconductor materiALS[23-28]
放眼诸多MoS2薄膜的制备方法，如机械剥离[32-33]、液相剥离[34-35]、原子层沉积[36-37]和物理气相沉积等[38-41]，都无法做到兼顾大面积均匀、大批量制备、无毒性、高质量、稳定可控制备等产业化要求。相比之下，化学气相沉积法（chemical vapor deposition，CVD）能兼顾以上优势，成为目前MoS2甚至是二维半导体薄膜制备的主流方法。目前，MoS2薄膜的化学气相沉积工艺的制备目标主要分为：大面积薄膜制备[42-48]、晶畴取向调控[48-59]、层数与层间堆垛的精确控制[60-69]。
在大面积制备中，前驱体浓度在时间尺度上的供应稳定性与在空间尺度上的分布均匀性具有决定性作用，图1[44-46]展示了二维半导体大面积薄膜制备方法。Yang等开发的“面对面”前驱体输运体系，如图1（a）所示，通过将6 in（1 in=2.54 cm）钼源与6 in基底（substrate）上下“面对面对齐”放置的方式，建立准稳态钼源分布，并结合钠离子辅助催化裂解机制，实现6 in超快且超大面积的MoS2薄膜生长[44]。在生长时间仅为5 min时，最大晶畴尺寸即可超过400 μm；仅需8 min，便可实现晶畴完全拼接，形成连续薄膜。Xia等将MoO3前驱体储存在氧化石墨烯海绵中，实现了钼源的缓慢释放；同时，通过双边硫源和静态合成环境实现了硫蒸气的均匀分布，如图1（b）所示，成功在非晶态Al2O3上实现了12 in单层MoS2薄膜的生长[45]。Xue等开发的模块化前驱体调控系统，通过重复堆叠独立的“金属前驱体-基底”单模块单元（single module unit）实现晶圆级MoS2薄膜的批量化制备[46]。该工艺单批次（batch）可稳定生长15片2 in或3片12 in晶圆级单层MoS2薄膜，如图1（c）所示，其高通量生产能力使得2 in晶圆单位时间产出效率提升15倍，为MoS2产业化进程提供了一种思路。
然而，上述作为MoS2薄膜生长衬底的玻璃以及非晶态Al2O3是非晶的，所以不能实现晶畴的取向生长。同样，即使在单晶衬底（如蓝宝石）上生长，若不对生长参数（如载气种类及流量、前驱体比例、衬底与源的距离、生长温度等）加以精确的调控，也会形成随机取向的晶畴。这些晶畴在拼接阶段时会在交汇处产生晶界，而载流子的输运会在晶界处产生较强的散射现象，极大降低了薄膜晶体管的载流子迁移率，从而制约了薄膜在电子学和光电子学领域的应用。因此，后续有越来越多的工作聚焦于如何控制MoS2晶畴取向一致性的问题。
图1二维半导体大面积薄膜制备
Fig.1Preparation of large-area films of 2D semiconductors
晶畴的取向控制，其本质上是外延生长机制的拓扑工程问题，主要基于两类界面调控策略：范德华外延和台阶边缘诱导。如图2[53，70-72]所示，研究人员已经通过对蓝宝石衬底的各种处理工艺，实现了MoS2等二维半导体晶畴的取向控制，包括高定向晶畴（晶畴有面内双取向，即0°和60°）和单一取向晶畴。关于高定向晶畴的外延生长，Yu等利用氧气辅助方法，结合独立钼源与硫源的供应设计[70]，在蓝宝石衬底上实现了2 in高定向的MoS2连续薄膜的外延生长。该晶圆级薄膜可以从蓝宝石衬底上无损地转移到其他衬底上，为制备晶圆级MoS2阵列器件和大规模集成电路提供了方案。随后，该团队分别采用花洒式化学气相沉积装置和垂直化学气相沉积系统，在蓝宝石基底上成功制备出了4 in和8 in高定向的单层MoS2薄膜[43，71]，如图2（a）所示。
关于单一取向生长，Li等先精确测定了MoS2在c面，即0001面蓝宝石衬底上的外延关系，如图2（b）所示[72]。结果表明，MoS2的晶矢和c面蓝宝石的晶矢，存在30°的转角（R30°），两者的晶向之间对应关系为：MoS2＜11-20＞//Al2O3＜1-100＞，MoS2＜1-100＞//Al2O3＜11-20＞。此时，MoS2的晶畴在蓝宝石c面上会存在2个能量简并的外延方向。但是，由于在富硫的氛围下，晶格取向相反的晶畴会分别形成Zig-Zag-Mo-S和Zig-Zag-S两种边缘构型，其与蓝宝石衬底M晶向台阶的界面结合能存在约1 eV·nm-1的差异。这种本征能量差直接驱动了MoS2晶畴取向的择优选择机制。因此，该团队先将c面蓝宝石沿着A轴小角度斜切1°，再经1 000℃空气氛围退火使得表面原子重构，形成了沿着M轴方向、高度为0.4 nm的台阶，进一步使用该台阶边缘诱导的方式，成功生长出了2 in单层的单晶MoS2和MoSe2薄膜。随后该团队还提出通过单原子层镧降低表面对称性，如图2（c）所示，将反平行畴之间的能量差异提高了多达200倍的方法，从而实现晶畴单向排列，并通过金属有机化学气相沉积工艺，制备出了单晶MoS2、MoSe2、WS2和WSe2薄膜[53]。与上述台阶诱导策略不同，Fu等从衬底本征对称性的角度提出了新的见解[50]。他们认为，具有理想无台阶表面的c面蓝宝石实际具有三重旋转对称性（C3），而非六重对称性。其表面由厚度相差2.17 Å的两种对称性相反的原子层（A和B）随机组成，这是导致MoS2反平行晶畴普遍存在的根本原因。因此，实现单向生长的关键在于暴露出严格单一类型的表面。基于此，他们提出通过精确控制台阶高度为偶数倍原子层厚度（2.17i Å，i为偶数，如≈0.43 nm），可获得单一类型表面，从而实现晶畴的完全单向排列。此外，除了如台阶、对称性引导等热力学策略引导晶畴取向，还有调控各类生长参数的动力学调控策略[73]。Li等从生长动力学的角度，提出通过精确调控硫、钼前驱体比例，在蓝宝石衬底和MoS2薄膜之间形成一个界面重构层，该层能诱导晶畴单一取向生长，最终在c面蓝宝石基底上成功实现了2 in单层单晶MoS2薄膜的可控制备[58]。随后，Chen等在原子尺度上精确解析了MoS2/蓝宝石生长界面的原子构型。他们发现界面处存在周期性的MoO3分子层，通过范德华外延方式生长在单个Al原子终端的α-Al2O3衬底上。这一发现与先前关于表面终止和界面原子构型的报道存在本质差异：该MoO3覆盖层可增强MoS2与衬底的相互作用，并在生长表面形成独特的一重对称性原子排列[55]，从而促进MoS2晶畴的单向对齐，为理解晶畴取向控制机制提供了直接的实验证据。
图2二维半导体晶畴取向控制
Fig.2Control of crystal domain orientation of two-dimensional semiconductors
台阶除了用于引导晶畴的取向外延，还可以用于均匀的多层薄膜外延。均匀生长多层MoS2薄膜如图3[64，66，68]所示。Liu等通过继续提高蓝宝石退火温度至1 350℃，使台阶高度达到1.3 nm（相当于两层MoS2的厚度），从而引导MoS2在高度相近的台阶边缘成核，并拼接形成均匀、连续的厘米级双层薄膜，如图3（a）所示，基于该双层薄膜所制备的晶体管具有远高于单层薄膜的开态电流密度（1.27 mA·μm-1）和载流子迁移率（122.6 cm2·V-1·s-1）。不过，该双层MoS2具有两种不同的堆垛方式，由六方相（2H）和菱方相（3R）混合组成，不利于诸如压电响应或非线性光学等关于对称性的应用研究。为解决这一问题，该团队发现单层单晶MoS2薄膜中含有的Mo替位S缺陷能够有效打破2H与3R相的能量简并状态，能在热力学层面促使3R堆垛优先形核生长。继而，将其作为外延衬底，辅以精准调控的过渡金属前驱体浓度，成功实现了具有纯3R相堆垛的多层MoS2晶圆制备[69]，并展现出优异的铁电特性。
除了台阶诱导方式，多层MoS2薄膜的均匀外延还可以通过逐层外延实现，Wang等通过采用花洒式装置结构，成功制备出了4 in高定向的单层MoS2薄膜，并进一步发现，通过延长反应时间和增加反应温度可以逐层外延出双层甚至是三层MoS2薄膜[66]，如图3（b）所示。基于该三层薄膜的晶体管平均迁移率为145 cm2·V-1·s-1，Vds为2 V时，最大开态电流密度为1.70 mA·μm-1。然而，当增至三层时，薄膜均匀性显著降低，容易产生四层及以上的晶核。值得注意的是，上述多层薄膜的制备方式都是基于表面外延机制，都无法实现较好的层数均匀性控制，并难以避免层与层之间的不同堆垛方式，即存在2H和3R相的混合。为获得纯相的单晶多层薄膜，Qin等构建了“晶格扩散-界面外延”新型材料制备体系[68]，如图3（c）所示，成功制备出多种具有可控层数与堆垛结构的菱方相3R-TMD单晶材料。采用过渡金属掺杂的Ni基合金作为生长基底，通过将硫族元素以单原子形式均匀溶解于合金晶格中，利用浓度梯度与化学势差驱动反应原子在金属晶格中进行定向扩散传质，进而在界面处实现外延结晶。通过分步抬升生长界面维持外延表面的结构完整性及化学反应活性，确保各层TMD沿基底台阶有序排列，最终实现15 000层以内严格平行堆垛的晶圆级单晶3R-TMD薄膜制备。该体系已成功拓展至MoSe2、WS2、WSe2、NbS2、NbSe2及MoS2（1-x）Se2x等多元过渡金属硫族化合物体系的纯相生长。然而，该方法对生长条件的苛刻要求确实给产业化前景带来了挑战：需要精确控制硫族元素的化学势和扩散梯度，对反应腔体的设计和工艺窗口的控制要求极为严苛，不利于大规模量产时的良率控制。同时，生长后的薄膜仍需从Ni基合金基底转移到目标衬底（如SiO2/Si晶圆），生长和转移过程的良率、洁净度和对准精度仍是工程化难题。
除MoS2等TMD材料外，其他二维材料的合成也取得了重要进展。Feng等通过在Si（100）上引入SrTiO3缓冲层，成功实现了厘米尺度单晶Bi2O2Se薄膜的相干外延，基于该薄膜的晶体管迁移率达230 cm2·V-1·s-1，为二维半导体在硅衬底上的集成提供了可行路径[74]。此外，Qin等采用磁控溅射在蓝宝石衬底上沉积非晶InSe薄膜，确保前驱体化学计量比为1 ∶1，再结合液封退火工艺，非晶InSe在富In液态界面发生溶解—再结晶过程，成功制备出2 in高结晶质量的InSe晶圆，为Ⅲ~Ⅵ族化合物的晶圆级制备奠定了基础[75]。
图3均匀生长多层MoS2薄膜
Fig.3Uniform growth of multi-layer MoS2 wafers
1.3 材料工程中的关键科学问题
目前，二维半导体材料走向实际应用还面临以下关键问题：第一是缺陷的精准控制难。二维材料中的点缺陷（硫/硒空位、替位原子）、线缺陷（晶界）和面缺陷（褶皱）对其电学、光学性质有决定性影响。例如，MoS2中的硫空位是天然的N型掺杂源，增加了导电载流子浓度，但也充当载流子散射和复合中心，导致迁移率退化和光致发光效率降低，且不同电荷态的硫空位对载流子的俘获截面和能级位置存在显著差异，这使得器件在栅压扫描过程中表现出迟滞和阈值电压不稳定性。第二是可控掺杂，尤其是稳定、可重复的P型掺杂，是实现互补金属氧化物半导体（complementary metal-oxide-semiconductor，CMOS）技术的一大难题。除开发具有双极性WSe2材料外，采用掺杂的方式，如表面电荷转移掺杂（使用氧化物或分子）和范德华异质结调制掺杂，在二维材料上方沉积掺杂层，通过电场效应或微弱的电荷转移实现掺杂，不破坏沟道晶格。通过范德华异质结掺杂能带对齐，将载流子从宽带隙材料注入窄带隙沟道，实现载流子与电离杂质的空间分离，这不仅可提升迁移率，还能调控载流子极性。第三是材料的无损转移与界面清洁性问题。将生长衬底上的二维材料转移到目标硅晶圆、柔性基底上或者是粗糙衬底上，需要克服三大挑战：结合不牢容易脱附、转移过程产生破洞、聚合物残留引起界面污染[76]。例如：聚合物残留（如PMMA分解产物）和吸附分子会在二维材料与栅介质之间引入大量界面陷阱。然而，从界面科学的角度看，二维材料转移后的器件性能强烈依赖于界面态密度，大量界面陷阱将导致费米能级钉扎、阈值电压漂移和亚阈值摆幅退化，严重影响栅控能力。目前，干法转移技术（如使用聚二甲基硅氧烷印章）可避免溶剂污染，但良率和对准精度仍是制约因素。因此，发展自对准转印与直接图形化集成技术，减少转移步骤，或直接在目标衬底上的低温生长是未来有产业应用潜力的发展方向。
2 高性能二维场效应晶体管
场效应晶体管（field-effect transistor，FET）是集成电路最重要的组成单元，由无数晶体管组成的逻辑门（与、或、非等）构成了微中央处理器（central processing unit，CPU）、存储器、图形处理器等所有数字芯片的核心。过去十年，为了将二维FET的器件性能推向理论极限，研究者们在金属-半导体接触的优化、栅极介电层的选择、器件结构的设计等方面开展了系统性研究，并取得了显著进展。
2.1 半导体-金属接触
二维半导体-金属（semiconductor-metal，S-M）接触为载流子注入提供了必要的电学通道，对电子器件的有效运行至关重要。其电荷转移效率由接触电阻Rc量化，实现低Rc对于实现高性能CMOS电路至关重要，因为它直接决定了噪声容限、漏极电源电压可缩放性以及环形振荡器的延迟和能耗等关键指标。然而，如图4（a）所示，由于二维S-M界面固有的范德华间隙、显著的费米能级钉扎和量子隧穿势垒，二维半导体中的Rc通常超过传统化学键合的硅器件。此外，二维半导体的大比表面积使得接触性能对缺陷和杂质态高度敏感。界面粗糙度、声子散射和隧穿效应可能导致载流子重新分布，严重影响器件性能，因此降低S-M接触电阻是构建高性能二维半导体器件的关键挑战。近年来的研究围绕如何抑制金属引入的间隙态、降低势垒高度和缩短隧穿距离的问题，在N型和P型半导体的接触工程上分别取得了一系列突破性进展，推动接触电阻不断逼近量子极限[77-79]。
图4二维半导体N型接触特性
Fig.4N-type contact characteristics of 2D semiconductors
2.1.1 N型二维晶体管的接触进展
对于以MoS2为代表的N型二维半导体，接触优化的目标是在削弱钉扎的同时，实现极高的电子注入效率，推动器件性能逼近弹道输运极限[6]。近年来，研究通过原子级界面调控、接触电极材料创新以及有效的掺杂策略优化，使得接触性能得到显著提升。首先，为从根本上消除范德华间隙，如图4（b）所示，研究者们发展了原子层键合技术和边缘接触的方法[81，84]。Gao等采用超软等离子体对MoS2接触区进行原子级刻蚀，选择性移除表层硫原子以暴露下层钼原子，随后沉积的金属可与钼形成强键合界面。理论计算表明，此类界面的结合能可达传统范德华接触的5.4倍，且隧穿势垒显著降低。实验证实，基于此技术的单层MoS2晶体管实现了约70 Ω·μm的低接触电阻。其最突出的优势在于卓越的热稳定性，键合界面在400℃高温退火后不仅未发生性能退化，还有所提升，展现出半导体后端工艺兼容性[80]。边缘接触能促进金属电极与二维半导体活性边缘之间更强的共价键合，从而有效消除范德华间隙，同时增强界面电子态耦合，并通过减少金属引入的间隙态来显著抑制费米能级钉扎。例如，Ping等已证明Pd接触的MoS2边缘结的肖特基势垒高度约为20 meV，远低于顶接触（约100 meV）。相应的边缘接触的Pd基MoS2 FET表现出290 Ω·μm的低接触电阻和108 cm2·V-1·s-1的载流子迁移率[81]。相比于传统金属电极，半金属电极材料（如Bi、Sb）因其独特的低态密度特性，成为缓解钉扎效应的理想选择[85]。然而，Bi、Sb等半金属在CMOS后端工艺中的兼容性值得高度关注。Bi的熔点仅为271.5℃，在300℃以上退火时即发生团聚和性能退化，且易被氧化形成Bi2O3，导致接触电阻随测试次数增加而逐渐上升。Sb具有更高的熔点（630.6℃），Sb接触的MoS2晶体管在400℃退火后仍能保持64%的原始性能，是目前少数能够满足后端工艺热预算要求的半金属方案。但Sb在热处理过程中仍存在沿晶界扩散至表面氧化的风险，且易与一些金属覆盖层发生合金化反应。Wang等的研究表明，当半金属锑以特定晶面与MoS2接触时，如图4（c）所示，能引发强烈的轨道杂化，在费米能级处形成高效的隧穿通道，实现了42 Ω·μm的接近量子极限的低接触电阻，且在50~400 K宽温区内保持稳定，证明了纯隧穿欧姆接触的特性[82]。
值得注意的是，二维材料因其原子级厚度，在半导体先进制程中极易受损，尤其在金属电极生长工艺中，溅射离子轰击、化学残留污染、较高工艺温度等因素都极易对二维材料造成损伤或无意掺杂，形成非理想金属/二维半导体界面。为克服这一挑战，Liu等用氧化硅或石墨烯等辅助金属电极转印技术[83，86-87]，可将金属电极阵列成功转印至MoS2沟道材料上，形成如图4（d）所示的理想金属-半导体界面，并实现了与理论预测一致的肖特基势垒高度调控。除界面工程外，体相掺杂也是调控二维半导体电学性能的有效手段。例如，Li等通过铁原子原位掺杂MoS2，在实现欧姆接触的同时调控了薄膜晶粒取向，展示了掺杂对微观结构与电学性能的双重调控能力[88]。此外，使用聚乙烯亚胺等分子掺杂技术提供了一种非破坏性的后处理方案，能显著降低接触电阻，尤其适用于柔性电子等对热预算敏感的场景。未来研究需进一步探索这些策略在更广泛二维半导体材料上的普适性，并解决低熔点金属热稳定性等剩余挑战，以最终实现其在先进集成电路中的规模化应用。
2.1.2 P型二维晶体管的接触工程进展
实现高性能P型接触是构建二维CMOS集成电路的核心挑战之一。与N型接触相比，P型半导体（如WSe2、MoTe2）通常具有更深的价带顶和更显著的费米能级钉扎效应，这使得即使采用高功函数金属（Pd、Pt、Rh）也难以实现高效的低阻空穴注入。为攻克这一难题，近期研究已发展出多维度协同优化的技术路径，如图5[9，89-91]所示，主要涵盖体相掺杂、能带工程与界面设计三大方向。体相掺杂与载流子调控能提供稳定的空穴来源，是改善P型接触的基础且有效的方法。其核心在于增加沟道本身的空穴浓度，从而降低空穴注入势垒。如图5（a）所示，Vu等在WSe2的生长过程中引入铌原子作为浅受主，实现高空穴浓度（＞3×1013 cm-2），从而制备出性能稳定的顶栅P型晶体管[89]。Kim等使用PtCl4等化学掺杂剂，通过电荷转移实现稳定的P型增强，在WSe2中可实现低至0.23~0.32 kΩ·μm的接触电阻。这类方法优势在于效果稳定，但高浓度掺杂可能引入散射中心，且对工艺控制要求较高[90]。异质结的能带工程策略则超越了传统的化学掺杂，Zhao等通过构建特殊的范德华异质结（如单层SnS2/双层WSe2），利用其Ⅲ型能带对齐特性，在栅极电压调控下引发强烈的层间电荷转移，如图5（b）[9]所示。这能在WSe2中诱生远超静电极限的超高空穴密度（高达1.49×1014 cm-2），从而将接触电阻大幅降至0.041 kΩ·μm，并实现2.30 mA/μm的开态电流。此方案性能卓越，但依赖于特定异质结的精准制备与调控。最后，界面设计是直接针对界面本身进行修饰和能带杂化，旨在从根本上抑制钉扎效应。如图5（c）所示，Wang等在金电极与WSe2间插入超薄硒层[91]，此时硒与金发生强能带杂化，在界面形成一种半金属态。该态兼具极高有效功函数和低态密度的特性，能同时实现理想的能带对齐和抑制金属诱导隙态，从而将WSe2晶体管的接触电阻降低至540 Ω·μm。该方法仅需标准热蒸发工艺，流程简便，并对黑磷、碳管等多种P型材料展现出普适性。综上所述，N型和P型晶体管的接触进展已汇总于表2[9，80-82，89-91]。
图5二维半导体P型接触调制
Fig.5P-type contact modulation of 2D semiconductors
2.1.3 面向集成的挑战与接触长度微缩
在推进二维CMOS集成电路的进程中，除了需要分别优化N型与P型晶体管的接触性能并实现二者在同一高水平的匹配，还面临着接触栅间距（contact gate pitch，CGP）（包括栅长、接触长度与2倍栅源间隔长度）微缩的共同挑战。根据IRDS的规划，1 nm节点晶体管CGP将微缩至40 nm，已达到硅基器件的物理极限。此尺度下，接触长度需缩减至20 nm以下，同时接触电阻需低于116 Ω·μm[92]。当器件尺寸进入此范畴，电流输运将从二维扩展模式转变为准一维受限模式，引发边缘散射和接触边缘电流拥挤效应，即当接触长度Lc缩短至与载流子平均自由程相比拟或更短时，载流子无法在接触区内充分弛豫和均匀注入。由于接触区边缘的电场最强，电流倾向于从最靠近沟道的接触边缘注入，因此有效接触面积远小于物理接触面积。这使得提取的表观接触电阻Rc不仅包含真实的界面势垒，还包含边缘处剧烈的电势降落和散射贡献，其物理意义已发生改变，这将导致有效接触电阻急剧上升。因此，未来的接触技术不仅需要追求极限低阻，更必须兼具纳米尺度的均匀性、优异的结晶质量和界面稳定性。
图6展示了二维半导体晶体管CGP缩放的方式[92-93]。Chen等通过精心设计的复合金属叠层，如图6（a）所示，在极小的接触面积下同时实现了低接触电阻与优异的保形覆盖（shape-preserving），从而将CGP推进至60 nm，已接近现有FinFET工艺的物理极限（N7节点CGP约54 nm）。为推动实验室成果向产业化制造转化，该团队构建了全面微缩的二维晶体管阵列，展现出高良率和优异均一性，并验证了先进逻辑集成应用的可行性[93]。
通过分子束外延，Du等在MoS2上外延了（0112）晶面取向的锑单晶，单一取向纯度达97.2%，并与MoS2形成原子级锐利的界面，即使将接触长度微缩至18 nm，接触电阻仍可维持在98 Ω·μm的优异水平，如图6（b）所示。基于此技术，CGP小于40 nm的高性能MoS2晶体管器件的接触长度为18 nm，栅长为17 nm。在0.7 V源漏偏压下，该器件展现出以下优异性能：驱动电流高达1.08 mA/μm，关态电流小于10 pA/μm，开关比大于107，亚阈值摆幅低至62 mV/dec，漏致势垒降低至12 mV/V，其关键性能-功耗-尺寸（PPA）指标达到1 nm节点技术要求。器件仿真表明，锑晶体接触的传输长度为13 nm，理论上可支撑MoS2晶体管微缩至亚1 nm节点[92]。晶圆级外延和晶体管阵列测试结果进一步证实了锑晶体接触的高均一性、可靠性和重复性，标志着相关研究开始从追求单一器件的孤立性能指标，迈向了满足实际集成电路制造要求的可集成阵列阶段。
图6二维晶体管CGP缩放
Fig.6CGP Scaling of 2D transistors
综上所述，二维半导体的接触工程已发展为一个多元化、精细化的技术领域，包括二维半导体的掺杂、最优电极材料的筛选、边缘接触、界面插层与功能化等多种策略。这些方法与其主导物理机制以及相应的最低接触电阻建立了系统关联。这些进展为二维晶体管性能提升和未来CMOS集成奠定了坚实的物理与工艺基础。未来的发展将继续在逼近量子极限的同时，着力解决接触在超小尺寸下的物理变化、不同接触技术与CMOS集成工艺的兼容性，以及在高密度集成中的热管理与长期可靠性等系统性挑战。
2.2 栅介质集成
介电材料是在外加电场下发生极化从而形成内部电场并存储能量的电绝缘体，其极化程度由介电常数κ决定。高κ介电材料能实现有效的栅极控制和电荷存储，维持低栅极漏电流并进一步缩小等效氧化层厚度，支撑了CMOS技术的快速微型化。
同时，高质量的栅介质/二维半导体界面是获得优异栅控、低界面态和长寿命可靠性的关键，其界面陷阱密度Dit直接决定二维晶体管的亚阈值摆幅，从而影响到动态功耗。对于一个没有陷阱态的理想界面，室温（300 K）下SS 的热力学极限是60 mV/dec。考虑到短沟道效应，IRDS预测到2037年高性能器件的SS 需小于70 mV/dec。二维晶体管在介电界面方面必须满足几个关键的电学目标：①亚阈值摆幅低于70 mV /dec；②电容等效厚度小于0.90 nm；③栅极漏电流低于0.015 A /cm2；④寿命可靠性高于10 a。因此，用于二维晶体管的理想介电材料应至少具备以下特性：①等效氧化物厚度（equivalent oxide thickness，EOT）能够微缩至亚1 nm，EOT为1 nm表示栅介质对二维沟道材料的栅控能力能够与1 nm SiO2相当，其中1 nm氧化硅的电容密度为3.45 μF /cm2; ②施加1 V栅极电压时，栅极漏电流密度小于0.01 A/cm2； ③介质本身的缺陷密度和介质/半导体的界面态密度要足够低（＜1010 cm-2·eV-1）； ④栅介质的击穿场强大于10 MV/cm；⑤可实现晶圆级均匀制备，并能够与二维半导体实现大规模无损集成[94]。
用于二维半导体集成电路的栅极介质的介电材料可分为三类：传统氧化物（SiO2、HfO2、Al2O3等）、范德华介电材料、非范德华离子介电材料（SrTiO3、CaF2 等）。其中，SrTiO3和CaF2等非范德华离子介电材料面临诸多挑战：其制备通常需要分子束外延、脉冲激光沉积等复杂生长工艺；目前应用主要局限于背栅二维场效应晶体管，难以实现顶栅晶体管的大规模集成；此外，要在二维晶体管器件中实现低于1010 cm-2·eV-1的界面态密度以及高质量晶体介质的晶圆级制备也仍然是一个难题。
非晶介电材料广泛应用于硅基晶体管的无定形氧化物介质。自45 nm技术节点以来，栅堆叠已被高κ介质（如 HfO2）和金属栅极所取代。然而，非晶介电材料的表面悬挂键和长程无序结构难以与二维材料形成均一且清晰界定的界面。因此，这种未清晰界定的界面和介质本身的无定型性质会引入电荷散射和界面陷阱，进而造成栅漏电流增大、界面态密度升高和击穿场强降低。此外，由于二维材料的惰性无悬键表面，直接利用原子层沉积工艺在二维材料表面无损制备原子级薄氧化物介质也面临挑战。
图7展示了二维晶体管栅极介质优化方案[19，94-95]。高κ范德华介电材料由于在面外方向没有悬挂键，可与二维半导体形成原子级平坦、无损伤的界面。因此，这一特性可用于优化二维半导体与传统三维介电材料之间的界面质量，展现出高本征迁移率、优异的栅极静电控制能力与单片三维集成工艺兼容特性。Wang等罗列了典型的高κ范德华介电材料，包括层状范德华介电材料[h-BN（κ≈5.06）、α-Bi2SeO5（κ≈16.5）、Bi2TeO5（κ≈32）、α-MoO3（κ≈35）]、非中性层状准范德华介电材料[β-Bi2SeO5（κ≈22）、Bi2SiO5（κ≈32.4）、Bi2GeO5（κ≈42.5）、Eu2SO2（κ≈30）]、二维钙钛矿（κ≈26）和无机小分子 [Sb2O3（κ≈9.7）][94]。图7（a）为典型二维半导体（橙色标注）、高κ范德华电介质（蓝色标注）与传统氧化物电介质（灰色标注）的能带对齐对比图。
图7二维晶体管栅极介质优化
Fig.7Optimization of gate dielectrics for 2D transistors
除了材料的选择，目前栅极介质工艺优化也用于降低界面陷阱密度。界面陷阱主要来源于二维材料表面的本征缺陷、沉积介质时引入的物理损伤和化学污染，以及介质本身的缺陷（如氧空位等）。高Dit会导致电荷被势垒捕获，引起阈值电压漂移、亚阈值摆幅退化、载流子迁移率散射和1/f噪声。一种有效策略是界面预处理，例如，使用O3或N2O等离子体进行温和氧化，形成超薄（＜0.5 nm）的钝化层，为高κ介质提供成核点。这种方法工艺兼容性好，但界面质量受预处理化学过程精细控制。此外，还可以将机械剥离或生长的h-BN、云母等二维绝缘体转移覆盖到二维半导体表面作为栅极介质。比如，h-BN因具有原子级平整表面、无悬键、无固定电荷，能提供近乎理想的界面，Dit可低至1010 cm-2·eV-1量级。但其介电常数较低（κ≈4），难以满足等效氧化层厚度持续微缩的要求，且大面积单晶h-BN的制备与转移是挑战。如图7（b）所示，Li等将Bi2O2Se自然氧化形成Bi2SeO5（κ≈22），实现了介质与沟道的“晶格连贯”生长，降低了界面缺陷[19]。此外，还可以使用范德华转移的单晶介质与二维半导体进行集成。如图7（c）所示，Zeng等以锗基石墨烯晶圆作为衬底预沉积单晶金属铝，利用两者间较弱的范德华作用力，在极低的氧气氛围中实现4 in单晶铝晶圆无损剥离，随后极微量氧原子便可控地逐层插入单晶铝的晶格表面进行插层氧化（intercalative oxidation），形成稳定、化学计量比准确、原子级厚度均匀的c-Al2O3（0001）薄膜晶圆[95]。基于此工艺制备出的低功耗c-Al2O3/MoS2晶体管阵列具有良好的性能一致性。其关键参数包括：晶体管的击穿场强达17.4 MV/cm、栅漏电流低至10-6 A/cm2、界面态密度仅为8.4×109 cm-2·eV-1，指标均满足IRDS对未来低功耗芯片的要求。
2.3 器件架构演进与静电学优化
为适应5 nm及以下技术节点的严苛要求，二维晶体管从平面结构向多栅极乃至全环绕栅极（gate-all-around，GAA）结构的演进，已成为一条被广泛探讨的关键发展路径。随着特征尺寸持续微缩，传统硅基CMOS技术已逐渐逼近其物理与经济效益的边界，若不能系统地集成具有更优性能的新材料，摩尔定律的持续推进将遭遇显著阻力。在此背景下，基于二维层状半导体材料的各类创新型晶体管架构近年来受到广泛关注，如图8（a）[23，96-98]所示，相关研究已涵盖鳍式场效应晶体管（FinFETs）[23]、环绕栅场效应晶体管（GAAFETs）[96]、多桥沟道场效应晶体管（multi-bridge channel field-effect transistors，MBCFETs）[97]以及互补场效应晶体管（CFETs）[98]。这些工作初步表明，二维材料因其独特的物理特性，与先进半导体制程工艺具备潜在兼容性。
图8二维半导体基晶体管的多样结构示意图
Fig.8Structural schematics of various 2D semiconductor transistors
值得关注的是，精密的纳米制造工艺使得二维材料器件有望在特定性能维度上超越现有硅基技术。例如，有研究尝试采用亚1 nm直径的碳纳米管作为超短栅极[99]，以改善栅极控制能力；另有工作利用单层石墨烯作为栅极的垂直晶体管架构，如图8（b）所示，为器件结构创新提供了思路[100]。此外，使用亚2 nm碳纳米管作为接触电极以缩短接触长度的方案[101]，也在探索中显现出理论上的可行性。
综上所述，高性能二维晶体管性能与集成度进展汇总已在表3中列出[23，92-94，96-100]。需要指出的是，上述基于二维材料的器件策略目前大多仍处于实验室研究阶段。尽管它们为未来集成电路的发展提供了有价值的参考，但要实现产业化，仍面临一系列待克服的挑战：首先，在工艺层面，大面积、高质量的二维材料晶圆级合成与可靠转移，仍是需要攻克的基础性问题。其次，高性能、可重复的P型二维晶体管的制备工艺尚未成熟，制约了完整CMOS电路的实现。此外，器件性能的均一性、长期稳定性以及与现有产线的整合方案，均需更充分的验证。从商业角度看，制造成本、良率控制以及与现有技术路线的竞争关系，也是不可忽视的现实议题。
3 二维半导体集成电路
3.1 二维材料集成制造中的主要工艺挑战
尽管已有大量研究专注于分立器件的制备工艺，但电路制造本身是一项多环节、系统性的工程，要求各步骤紧密衔接与整体优化。引入二维材料本质上是对现有半导体制造流程的系统性更新，因此必须审慎评估其与成熟工艺及设备的兼容性。
目前，全球已建成众多基于硅工艺的成熟产线。若二维材料能够与这些现有产线高度兼容，将大幅降低其研发与制造成本，提升生产效率，并将有限资源集中投入必须进行定制开发的关键工艺环节中。因此，与既有工艺及设备的无缝兼容，被视为二维材料能否实现广泛产业应用的关键前提。这有助于确保现有半导体制造知识体系和技术装备得到有效延续与优化，从而推动二维材料平稳融入规模化生产。如图9所示，Sheng等罗列了其主要工艺步骤（key process steps）与硅基集成电路工艺相比，二维材料集成工艺存在的若干根本性差异与挑战[102]。
Fig.9Comparison of key process flows between 2D materials and silicon-based integrated circuits[102]
首先，二者在材料制备起点存在不同。硅工艺可直接采用商用硅晶圆进行后续衬底加工（substrate process）与氧化（oxidation），而二维材料工艺需先在目标衬底上制备高质量、连续的薄膜晶圆，这构成了额外的工艺复杂度。目前目标衬底普遍选择产业兼容的蓝宝石，但在制备规模达到12 in时，蓝宝石的制备成本相较于硅仍然会高出1~2个数量级。因此，产业界还需要定制一套能在后端工艺上直接低温且选区的原位生长（in-situ growth）系统，或者开发出一套稳定洁净且无损的转移（transfer）方法。
其次，二维材料工艺需要考虑界面特性。二维材料表面原子级平整且无悬挂键（without dangling bond），虽有利于形成优质电学界面，但其弱范德华相互作用也导致了层间黏附性较差。这在许多常规工艺中可能转化为劣势。例如，在必不可少的去离子水清洗步骤中，水分子若渗入二维材料（如MoS2）与衬底（如SiO2/Si）的界面，极易导致薄膜剥离。当然，这种对水的敏感性也可被巧妙利用，发展出大面积湿法转移工艺。所以增强薄膜与未来衬底之间的结合力也是一大挑战。
再者，二维材料工艺在栅介质集成上面临独特挑战。二维半导体表面缺乏悬挂键，使得高质量的栅介质沉积（dielectric deposition）变得困难；同时，其超薄特性，不当的高温处理、高能粒子轰击或过高的热预算进行介质或者金属沉积，都可能损伤原子级薄的沟道材料，导致器件失效。目前，一种主流方案是在薄膜表面沉积1 nm厚的超薄金属种子层，再进行氧化物的介质沉积。该方法虽然适用于大规模电路制备，但引入的金属种子层可能带来两个产业化难题：一是金属掺杂带来的阈值电压变化，二是难以在晶圆级上维持原子级平整的界面形貌。
此外，阈值电压的调制也受到更显著的工艺限制。对于二维材料电路，传统的离子注入（ion implantation）掺杂技术因其会造成不可逆的晶格损伤而不适用。目前主要探索采用低能等离子体处理或化学修饰等方法来调制载流子浓度与Vth，但这些方法通常工艺复杂，且在大面积均匀性、稳定性方面仍需进一步提升。因此，现阶段一种更常用的策略是通过精细设计晶体管的沟道尺寸（长宽比）来实现Vth调谐，并已成功用于构建小规模柔性电路与范德华集成逻辑门。然而，该方法在调谐范围、设计灵活性及面积效率方面存在局限。作为替代，一种借鉴硅基高κ金属栅极技术的“无掺杂”策略被开发出来，即通过选用不同功函数的金属（如Au、Cu、Ag、Al）作为栅极来精确调控MoS2晶体管的阈值电压，该工艺已成功用于构建电学特性匹配良好的反相器以及更复杂的传输门逻辑电路[102]。可能成为未来产业化的解决方案。
3.2 二维集成电路发展历程
二维半导体集成电路发展历程如图10所示。2011年，首个二维半导体晶体管问世，实现二维半导体单管原理验证后，研究迅速转向基础数字电路的构建[103]。2012年，基于机械剥离双层MoS2的首个集成逻辑门（包含2~12个晶体管组成的反相器、NAND门等）得以实现，验证了二维半导体执行布尔运算的可行性[104]。在2012年，采用CVD单层MoS2的1 bit数模转换器与逻辑门等电路模块被演示[105]，标志着在可大面积制备的材料工艺与逻辑集成上取得了关键进展。此后，2017年首款由115个晶体管组成的MoS2的1 bit架构微处理器问世[106]，证明了集成的可行性，但同时也凸显了材料制备、掺杂控制和规模化互连这三大核心瓶颈。为规避掺杂难题，2018年极性可控（polarity-controllable）晶体管应运而生，Resta等基于WSe2极性可控晶体管，成功构建了完整的无掺杂标准逻辑门单元库，包含反相器、与非门、或非门等基础互补逻辑门和2 输入异或门、3 输入异或门、多数门等高表达性逻辑门[107]。在功能可行性得到验证后，研究重心逐步转向如何实现可靠、均匀、可扩展的制造。2020年，Li等实现了4 in CVD MoS2生长并制备54 640个晶体管阵列，还进行了柔性逻辑门阵列演示[108]，标志着二维半导体从实验室到近工程化的转折。2021年，Chen等通过机器学习驱动的工艺优化，成功制备了4 bit全加法器，这是针对该平台均一性这一工程核心痛点的智能化方法论革新[109]。至此，性能优化具备了工程基础。2023年，1.28 GHz 环形振荡器的实现，正是在接触电阻、栅控能力等关键瓶颈被系统性攻克后，二维材料本征高速潜力的自然体现[110]。当前，二维半导体技术正寻求其在算力体系中的终极定位。2024年，基于二维材料的层间范德华力特性的三维集成探索取得重要突破，为实现无热损伤的片上感存算一体化异质集成开辟了新路径，该项工作被视为是对硅基技术路线的差异化补充[111]。进入2025年，一系列成果相继涌现：集成5 900个晶体管的RISC-V处理器[112]、基于互补二维材料的单指令集计算机（one-instruction set computer）[113]、二维材料闪存与CMOS指令控制结合的混合芯片[114]。这些研究进展表明，二维集成电路的竞争维度已从单一器件性能竞争，升级为算力系统、能效生态和产线兼容性的全面较量，也标志着二维集成电路正式步入以应用需求为牵引、与传统技术深度融合的产业化新阶段。
3.3 超越冯·诺依曼架构
未来，二维半导体材料有望超越硅基技术的替代角色，凭借其独特的光电特性与机械柔性，成为突破冯·诺依曼瓶颈、实现感存算一体化新计算范式的关键材料。
感存算一体被视为解决传统计算架构能效瓶颈的核心方向。在传统的图像传感系统中，感光、模数转换、存储与处理单元在物理上分离，数据在各级单元间频繁搬运所消耗的能耗，可占系统总能耗的90%以上。二维材料因其原子级厚度、可调谐的能带结构及与硅基工艺兼容的潜力，为实现感、存、算功能的硬件层面原位融合提供了理想的材料平台。
具体而言，在“感-算”融合方面，利用MoS2、WSe2等材料的强光电导或光伏效应，入射光可直接、高效地调制晶体管沟道的电导状态。这一物理过程本身即可在传感器端直接完成模拟域的乘加运算（如卷积核操作），为实现无须数据转换与搬运的原位光模拟计算奠定了物理基础[115]。
在“存-算”融合方面，基于二维材料或其界面的忆阻器件在实现突触权重模拟可调控方面已展现出显著潜力。将具有忆阻特性的功能层（如WOx、HfZrO2）与二维半导体沟道结合，可构建出模拟生物突触行为的器件。这类器件能够直接在存储数据的物理单元中完成矩阵向量乘法等核心计算操作，实现非易失性存内计算，从而从根本上避免数据在存储与处理单元间的移动，消除了由此带来的巨大能耗[116]。
4 二维半导体产业化路径与未来展望
4.1 产业化的挑战
成熟的硅基产业拥有从EDA软件、IP核、设计服务，到材料、设备、制造、封装测试的完整链条，而二维半导体产业尚处于生态构建的早期阶段。当前该领域仍缺乏专用的生长与加工设备、标准化的原材料前驱体、提供二维IP和设计服务的设计公司，以及专注于二维芯片的代工厂。生态建设需要长期投入与巨额资本支持，初期成本必然高昂。其主要成本包括：专用金属有机化学气相沉积或低压化学气相沉积等薄膜沉积设备、高质量衬底和前驱体材料、复杂的无损转移设备、初期受限于工艺成熟度的较低良率。因此，二维半导体技术必须证明，其在系统级（而非仅器件性能）能带来足够的价值增值（如极致的功耗降低、全新的功能集成），以覆盖其较高的制造成本。在此背景下，该技术有望率先在性能高度敏感或成本不敏感的应用领域（如国防、航天、高端医疗设备）实现产业化突破。
此外，标准化与可靠性认证也是不可忽视的挑战。汽车电子、工业控制等领域要求器件通过AEC-Q100等严苛的可靠性标准认证。二维器件亟须建立适用于其材料特性的可靠性测试标准、失效分析方法和寿命预测模型，构建完整的可靠性评估体系。这一目标的实现，依赖于学术界与产业界长期、系统的合作研究。
4.2 发展路径与应用前景预测
在产业化初期，二维半导体更可能以“补充者”的身份与现有硅基技术深度融合。二维半导体预计可能还处于工程化验证与利基市场渗透期。核心任务包括攻克大批量高质量的8 in晶圆级均匀制造工艺，将晶体管关键参数（如阈值电压和开态电流）的波动控制在预期范围内；建立初步的工艺设计套件和设计流程；在柔性显示驱动、特种传感器等利基市场实现首批商业化应用。在此阶段，二维-硅基混合架构产品或将成为主流形态。
随着材料质量和工艺成熟度的提升，二维半导体有望迈入技术成熟与主流应用探索期。目标包括实现12 in晶圆产业化制备，器件性能与可靠性全面达到工业级标准；初步完善设计与工艺协同优化的生态，吸引更多设计公司参与。届时，二维半导体才有望开始作为新型沟道材料并被引入逻辑技术节点的候选名单，同时实现在物联网、边缘AI市场占据一定份额。
更长远地看，二维半导体大规模产业化有望全面实现。其制造工艺可能成为可选择的主流技术平台之一，而基于二维材料的感存算一体芯片、三维集成系统等新范式产品将逐步涌现，在后冯·诺依曼架构领域发挥关键作用。
5 总结与展望
二维半导体集成电路历经十余年发展，已从最初单一器件的性能演示，演进至如今复杂系统集成的原理验证与早期产业化探索。其发展轨迹清晰表明，这是一项需要材料科学、器件物理、工艺工程、电路设计乃至系统架构等多学科深度交叉与协同创新的系统性工程。当前，该领域在单晶薄膜制备、接触电阻工程、环栅器件架构等方面取得了令人瞩目的突破，充分验证了其作为后摩尔时代重要技术选项的科学可行性。特别是在超低功耗、柔性集成和多功能异质堆叠等方面，二维半导体展现了区别于传统硅基技术的独特价值。
然而，通向大规模产业化的道路依然漫长，仍需克服科学探索与工程实现的双重挑战。材料与器件的均一性、稳定可靠的设计生态、完整的供应链建设以及最终的成本竞争力，是横亘在实验室成果与商业化产品之间的关键鸿沟。未来五到十年，或将是决定二维半导体技术能否跨越“死亡之谷”，从“可行的技术”转变为“可用的产品”的关键窗口期。
可以预期，二维半导体不会简单复刻硅基技术的替代路径，更可能以差异化互补和范式创新的方式重塑半导体产业格局。近期看，二维半导体将以“补充者”的身份与硅基系统深度融合，通过后端工艺集成、感存算一体器件等路径实现商业落地。中期看，随着材料质量和工艺成熟度的提升，二维半导体有望在超短沟道晶体管、柔性电子等硅基极限领域实现“替代性”突破。长期看，二维半导体更将凭借其独特的量子物性，在神经形态计算、量子技术等新兴领域实现“超越性”创新，开启全新的计算范式。这场由原子级薄层材料引发的微电子革命，其深远影响或许不亚于数十年前硅集成电路的诞生。持续的基础研究投入、开放的产业生态合作以及面向应用的务实工程开发，将是推动这场革命走向成功的核心动力。
